走入系统级设计，C-to-Silicon开创下一代EDA方法论 : ECN China

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Friday, November 21, 2008

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走入系统级设计，C-to-Silicon开创下一代EDA方法论
[2008.8.1]

从集成电路诞生开始，IC设计方法学从早期的晶体管级设计，至1985年门级设计的出现，使IC设计得到技术上的飞跃，半导体从此步入黄金时代；短短五年后，逻辑合成工具使用RTL语言描述设计，大幅提高了设计能力；但此后的20年间，一直没有更好的技术革新IC设计工具。

1991年以来，SOC在尺寸和复杂程度上已经发展了50－100倍。而RTL设计入口大多仍维持原样。现在，IC设计规模已经达到了50M－100M gates，完全超过逻辑合成工具的设计能力。所以，复用成为IC设计最为迫切的需求。复用过程中，软件可以从库中调用，而硬件则可以用IP复用实现。但是，用RTL实现IP复用非常复杂，对于不同的应用案例，IC的微构架设计需要重新进行设计验证。

半导体供应商与嵌入式系统制造商面临着产品上市的巨大压力，要大大缩短开发周期，并提高工程效率。设计公司不得不扩大的设计和验证团队，或者减少设计中的功能。并且持续上升的R&D成本，抑制了产品创新，影响设计的变革。所以更好的复用原有设计，将大大提高他们的生产效率。尤其是SoC设计的普及应用，如何迅速实现IP复用成为了最关键的问题。

而利用IP提供系统复用率，无论系统如何改变，最为关键的一点就是必须很容易的复用已经设计完的产品。显然RTL极低的复用率，无法满足这样的需求。此时需要新的系统和方法论来支持。

日前，Cadence 设计系统公司推出Cadence® C-to-Silicon Compiler，是一种高阶综合产品，在现有RTL 基础设计流程之上大大改良，能够让设计师在创建和复用系统级芯片IP 的过程中，将生产力提高10 倍。C-to-Silicon Compiler 中的创新技术成为沟通系统级模型之间的桥梁，它们通常是用C/C++ 和SystemC 写成的，而寄存器传输级（RTL）模型通常被用于检验、实现和集成SoC。这种重要的新功能对于开发新型SoC 和系统级IP，用于消费电子、无线和有线网络市场的公司尤其可贵。

高阶合成(High Level Synthesis，HLS)的理论与方法在上世纪90年代取得进展,从而将EDA设计层次由RT级提高到了系统级(又称行为级)，并且推出了相应的行为级综合优化工具，大大缩短了复杂ASIC的设计周期，同时改进了设计质量，完全超过了RTL设计能力，最重要的一点是可以轻松实现IP复用。但事实上，HLS工具依然存在很多问题，很多公司都在试图解决这些问题。

据Cadence设计系统公司系统级产品的市场营销主管Steve Svoboda介绍，以往的HLS工具控制逻辑较弱，无法超过人工RTL。且不能够完成增量式的(ECO)综合，到后期实现阶段，设计Layout之后，不能针对需求改变或发现错误进行RTL变更。对于不同的设计项目，设计很难被重新定位/复用，有损源文件的复用性。此外，它的验证支持部分也相对较弱。

针对上一代HLS的不足，C-to-Silicon Compiler进行了多项改进，独特的架构设计，使HLS工具的IP的创建和复用效率得到了很大提高：
 内置Cadence逻辑合成工具，嵌入式逻辑综合（Embedded Logic Synthesis ，ELS)可以并行地优化控制和数据分支逻辑，提供优于人工的QoR。
 进程状况记录（Process-State Recording，PSR)能提供“真实的”增量式综合。阶段性合成工具，保证RTL相对System C的修改只进行最小变量修改。
 功能性约束分离（Functionality-Constraint Separation，FCS)，能在多个应用和工艺技术之间复用，分开设计约束和源文件，复用时只需重新制定约束，无需改变源文件。
 快速的硬件模型生成（Fast Hardware Model (FHM) Generation），加速验证并实现HW-SW的协同开发，并针对各种IP组合，在SoC设计中帮助实现IP复用。FHM高速精确模拟硬件运行，利用模型开发软件，提早开发软件，对系统的整合大大受益。

C-to-Silicon Compiler拓展系统级产品不是点工具，而是针对整个设计流程的产品，流程化设计工具。可与Cadence D&V 流程的完全集成使生产力最大化，得到从系统设计到最终实现的整个流程工具。该技术可以自动转化和优化从C/C++和SystemC 到可综合的Verilog RTL (包含断言)所描述的提取行为，进行实现、验证和SoC 集成。与Cadence Encounter RTL Compiler紧密结合，使用实现技术库，产生基于物理的时序与面积评估。此外，在SystemC 中还可以生成RTL 的快速时序精准的硬件模型，进行动态的等效验证，同时SLEC等效验证工具，生成CALYPTO脚本，进行静态的等效验证。

此外，C-to-Silicon Compiler提供了突破性的高阶综合性能，包括：支持工程变更单（ECO）综合；使用内置的RTL 综合时序与面积引擎，进行非常早期的微架构权衡，并提供“可随时实现”的RTL；使用Incisive®模拟器以及Incisive Palladium 和Xtreme 硬件加速和仿真产品迅速映射到RTL 验证；对控制主导和数据分支主导的扁平与层级式设计，有着丰富的语言与广泛的设计类型支持；利用Cadence系统级验证工具，自动生成快速IP 模型进行验证。

针对半导体更高更高制造工艺的演进，C-to-Silicon产品销售技术主管朱强表示，C-to-Silicon产品包含工艺库，可以对应更高工艺应用，只要有库就可以进行时序，进行面积优化。但当半导体设计达到32nm的时候，后续工程会发生不同，布线也会需要考虑更多的问题，它与RTL设计将遇到的问题完全一样。

今年初，Cadence制定了系统级相关领域的战略，是“悉尼”重要内部联盟倡议的一部分，而C-to-Silicon Compiler正是Cadence系统级设计占略中的第一款新产品，让客户可以减少系统规格与设计实现之间的反复，并为IP 创建与复用提高设计师的生产力。

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